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MR0A08B
Figure 9 – Write Cycle Timing 2 (E Controlled)
t AVAV
A (ADDRESS)
E (CHIP ENABLE)
W (WRITE ENABLE)
t AVEL
t AVEH
t ELEH
t ELWH
t EHAX
t DVEH
t EHDX
D (DATA IN)
Q (DATA OUT)
Hi-Z
Data Valid
Copyright ? 2013 Everspin Technologies
16
MR0A08B Rev. 8, 10/2013
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